黃璇
深圳市紫光同創電子有限公司，廣東 深圳 518057
靜電放電會給元器件造成毀滅性后果，也是導致電子系統損壞的主要因素之一。由于嵌入式集成電路工藝日益進展，CMOS集成化工作電路的特征尺寸也日益縮小，管子柵氧保護層厚度也愈來愈薄，隨著晶片有效體積規模愈來愈大，MOS管可接受的電流和壓力也愈來愈小，但外界應用環境條件卻并未發生變化，所以要逐步優化整合工作集成電路的抗ESD特性，以及怎樣讓整個晶片有效體積盡量小、ESD性能可靠性滿足設計要求，而不需附加額外工藝技術步驟就成了IC設計師們重點思考的問題。
靜電損傷對導體器件有直接或間接損害。它是一個極大能量（電流I＞1A）、短持續時間的事件，平均時間為15ns，下降時間為150ns。
在最典型工作條件下，150pF的人體電容中，能積聚nC的電荷，從而形成大于4kV的靜電勢[1]。人體、測量裝置及集成電路本身均可以形成大量靜電荷的積聚，當蓄積的靜電荷在集成電路內部進行搬運、測量、安裝時，或在集成電路內找到正對地的放電通道時，釋放電流達到了1～10A。這樣，大電流流經的p2n結、介質層就會形成各種程度的破壞，最后造成元件損壞。
IC卡是因為封裝方式和應用條件上的特殊性，芯片操作環境比較惡劣，很易于引起ESD的損壞。同時，由于IC卡片的E2PROM通常保存著大量關鍵信息，如果損壞會產生很大風險。所以，IC卡芯片中對ESD有很大需求，通常超過了4kV。
本文中給出了一個安全保護集成電路結構。該結構包含了兩個主要組成部分：主防護集成電路和箝位集成電路。當ESD接觸時，箝位集成電路首先導通，將進入端柵上的電流箝位到低于柵擊穿的電流。其中的串聯電阻可以起限流功能。更關鍵的是，PAD上的電流還能引起主保護電路的啟動，使ESD電能經過主保護電路而放出。所以，對這兩個部分電路都有各種各樣的需要：①由于箝位輸出的啟動速率較高，因此保護電流也較小（低于柵擊穿電壓）；
②主保護工作集成電路要能承受較大電壓，且接觸和保護工作的電壓都較低。
由于CMOS集成電路產品的高速發展，更多的CMOS晶片使用于各類電子設備中，而在電子系統設計流程中，由于CMOS工藝尺寸越求越小，在單位體積上集成的晶體管也越多，從而減少了晶片生產成本，也增加了晶片運算速率。不過，由于工藝提高以及尺寸縮小，靜電釋放的問題也變得越來越嚴重。據統計，在集成電路設計中約40%的故障電路都是由ESD問題所引起的。由于MOS晶體管集電極為高絕緣柵元件，柵極透過薄的氧化物層與其他陰極間絕緣。如果柵氧化層有很大電流，會導致氧化層斷裂，使元件永久性損壞。由于器件厚度逐漸減小，柵氧化層也越來越減薄，氧化層內可受到的電流也將不斷減少，從而導致氧化層本征擊穿的電場強度大約為1107V/cm。而如果將柵氧化層厚度為50nm左右，則可以接受的最高電流大約50V，而如果將柵氧化層的厚度減小至5nm，則可以接受的最高電流大約為5V。因為外界的噪聲電壓容易造成光柵擊穿。尤其是外界的各種雜散電荷會在柵極上積聚，因為MOS晶體管集電極的柵電容極小，所以只要少許電荷就可以產生較大的等效柵壓，從而導致元件和集成電路損壞，這便是ESD問題。也因此，人所攜帶的靜電荷就可以形成高達幾千伏的電流，在約80%的潮濕狀況下，人穿過化學纖維織毯就可以形成約1.5kV靜電流。ESD對CMOS整合回路的破壞最大，不但會導致MOS器件柵擊穿，還可以導致整合回路內部結構產生閂鎖效應。此外，由于靜電驅動釋放所產生的瞬時極大電流可以導致芯片局部過熱，損壞元件和集成電路。在通常的條件下，雖然ESD不能導致元件即時損壞，但通常潛伏于集成的電路元件中，因此這些存在有潛在問題的元件在實際應用時也極易損壞。特別是在深亞微米CMOS工藝中，由于溥柵氧化層的擊穿電壓較低，必須加入有效的在片ESD保護電路以箝位加到內部電路柵氧化層上的過充電壓。
ESD保護線路設置目的是為防止工作線路在進入ESD的低放電通道后受到破壞，并確保對在任何二個芯片引腳結構間出現的ESD，均有合適的低阻旁路將ESD輸出導入電源線。這種低阻的電壓不僅要能接受ESD的壓力，而且還能箝位工作線路的壓力，以避免工作線路因為壓力過載而損壞。當工作線路正常運行后，抗靜電系統仍然是不能運作的，這要求了ESD的工作回路還必須具有較高的運行可靠性，并在ESD出現后迅速反應過來，在保護線路的同時，抗靜電機構自身也不會遭到破壞，同時抗靜電系統的負效應（例如輸入延遲）也應該在系統能夠承受的范圍內，并避免了抗靜電系統出現閂鎖。
對于深亞微米CMOS綜合檢測電路來說，柵氧化物層的穿透電流極小，而常規二極管的穿透電流則很大，因此無法發揮良好的防護效果。因此可增加正離子注入提高二極管的襯底含量，從而實現p+n+和n+p+結構，來減小二極管的擊穿電流。
充分考慮到準備流片的多功能數字集成電路芯片設計要使用CSMC2P2M0.6μM規范的COMS技術制造工藝，在產品設計中就選擇了ESD防護集成電路，用一條柵連接的NMOS管，與一條柵接VDD的PMOS管一起組成輸入ESD防護集成電路。此外，因為ESD防護集成電路的MOS管尺度較大，所以可以在地理版圖上畫成許多插指，并且由于防護集成電路的MOS管長度也較大，能夠發揮二極體防護功能。
在集成化電路工作中與外部連接的入口、出口端子較內部器件更易于引起ESD損壞。在通常集成化電路工作的入口或出口端子，與進口供電和地間的ESD應力主要有以下四種模型。①哪一個入口（或出口）端對地的正脈沖電壓（PS模式）：VSS接電，ESD正電流加到該入口輸出端，對VSS釋放，VDD與其他管腳懸空。②哪一個入口（或出口）端對地的負脈沖電壓（NS模型）：VSS接電，ESD負電流加在該入口輸出端，對VSS釋放，VDD與其他管腳懸空。③某一種入口或產出端相比VDD端的正脈沖電壓（PD模型）：VDD連接，ESD正電流加到該輸入輸出端，對VDD釋放，VSS與其他管腳懸空。④某一種入口或產出端相比VDD端的負脈沖電壓（ND模型）：VDD連接，將ESD的負電流附著到該入口或產出端上，對VDD釋放，VSS與其他管腳懸空。
在箝位集成電路中所使用的元件，一般為柵連接的薄柵NMOS。在ESD產生流程中，NMOS寄生的橫向二極管將產生回掃擊穿電流（Snap back break dow n)，而pad端電流也將被箝位到寄生二極管上的回掃電流，并由此產生了對輸入端pad的防護。所以，在這樣的整體防護架構中，nmos寄生的n+2p 2n+管的回掃特性，對整體防護架構起到了十分關鍵的作用[2]。
在ESD發生時，由于NMOS的VDS增加，漏二層襯底耗盡區將出現雪崩式擊穿，從而形成大量的電子空穴對。生成的空穴中部分被NMOS的“源”所收集，而剩下的則進入了襯底。而因為氣體電流Rb的存在，進入襯底的空穴中電壓將使襯底電位增加，
當襯底與源形成的寄生n+2p 2n+管的發射結正偏時，NMOS源區的電子設備將加入襯底中，在漏二源間電場技術的影響下，新加入的電子設備將向漏極運動，并進一步增加。電子設備在此過程中將繼續進行沖擊電離，并生成新的空穴二電子對，生成反饋式。使通過NMOS襯底的輸入電壓進一步增加，最后生成回掃擊穿。此時，NMOS的外漏就變成了側向npn管的集電極，源就變成了側向npn管的發送端，而襯底也只是基區。寄生雙極型管的開啟時定義為基區，傳輸時σB。實驗時，NMOS的柵、源、襯底均接地后，漏加了掃描電流。其中的Vt1為回掃觸發電流。通過分析試驗結果與防護原理的結果表明，ESD通過電流和這個系統回掃電流呈遞減的關系，即保護的寄生二極體的回掃電流越低，ESD的功能就越高，所防護的系統抗靜電功能就越強[3]。WL=203NMOS的回掃特征曲線，經過上述對回掃擊穿的物理流程的解析后，可以看出，碰撞電離在回掃擊穿的過程中起著關鍵性的作用。基于器件物理知識，回掃電流大小與源、漏2襯底pn結的形狀、通道長短和柵間的偏電流等器件參數密切相關。在技術創新確定時，通道長短和柵偏置電流大小將是ESD體系架構設計時全面考察的關鍵參數。因為，較短的通道長短會使得在ESD體系出現時，由于源漏間（寄生二極管的基區）的電荷較大，從而便于碰撞離子化的電流產生，這樣更便于NM OS體系對ESD的維護。另外，由于較小的通道長短使寄生于二極體上的電流密度增益較大，從而通過寄生的二極體放出ESD電流的速率也較高[4]。不過，溝道長度也不可太短，因為在碰撞電離產生時，源漏間就已產生電流穿通，而在ESD電壓的影響下，硅上出現了共熔現象，使元件在較小電流下很快就損壞。因此，在2nm的工藝中，保護單元NMOS的溝道寬度最宜為1～3nm左右。至于在NMOS柵上的偏置電壓，因為碰撞電離產生大多是由側向電荷形成的電流加速，所以，必須在工藝中先使NMOS柵上接地，使由柵電壓所形成的縱向電荷電流對碰撞離子不產生干擾。
保護電路中的電阻也是一個限流器件。同時，也因為這個電阻的存在，由薄柵NMOS場回掃擊穿所形成的輸出電壓，在此電阻上形成的電壓下降使主保護電路中厚柵的NMOS場管觸發。在一般的工作條件下，N阱電阻將工作于歐姆特性區內；
當ESD產生時，N阱電阻將進入飽和作用特性區內，從而產生動態高阻[5]，并對ESD通道產生有效的限流影響，以保證薄柵NMOS，并最終保證內部電路。
用作主防護電路的厚柵場管，其基本防護機理和柵接地的薄柵NMOS在ESD情形下的基本工作機理相同。但二者的根本差異就是它們觸發電流大小不同。此外，由于場管一旦發生回掃擊穿后，電流密度均勻分布于距硅晶圓表面較遠的區域。所以在特征尺寸＞1nm，而無LDD的工藝創新中，通常使用場管作為主要防護電路。但由于工藝創新的日益進展、特征尺寸的日益縮小以及LDD工藝的廣泛應用，場管的主要防護特性逐漸受到了限制，在這種情形下，最近的研制工作用了LVTSCR作為厚柵場管作為主要防護電路，以便于更高效地產生ESD的能力。而使用LVTSCR的保護結構則相對復雜化。
針對大輸出端結構，因為它自身就具有較大輸出電流承載能力，導致輸入輸出端ESD的泄放線路往往直接地經由輸入輸出級的大規格輸入輸出管，用作安全保護電路。同時，輸出結構的布置也有相似于進口構造的影響。
除去了上述這些設計上的因素之外，由于ESD熱能的產生還會在局部零點五導體收音機材質上形成密度系數很大的熱能，所以，保護構件的布置也應當充分考慮到這一點兒，以使由ESD所形成的熱力最大化地均衡產生。
NMOS漏孔邊界到柵邊界的大小D與ESD地，ESD出現后，由于ESD系統能量是直接施加在漏結上的，以漏二襯底的P2N結是能量最高且集中的區域。若能量足夠使漏孔的Al2Si形成共熔，則使P2N結果變差。所以，漏孔離這個區域的距離長度直接關系元件的ESD系統功能。所以，DS越大就好。但如果過大，則一方面使保護單元的體積增加，串聯阻力也增加；
另外，如果DS過大，在ESD系統出現時，漏結可能先在垂直方向擊穿，使箝位電路上的寄生Npn無法觸發。因此，在技術上應考慮在孔內加一個n阱，以使垂直方向的擊穿電流增大，從而防止雪崩現象在結的周邊形成。一般在亞微米工藝上，DS取5～6nm。關于SS，如果襯底接地，則無須選擇；
如果襯底懸空，則ESD能力就會透過在源二襯底的P2N結來放出。所以，在此時針對擴頻進行了和DS相同的思考。
對于ESD保護電路的版圖，有一些問題需要關注：①要使熱量分配均衡，接觸阻力最小，孔的間距也要盡量小；
②為了要使電場不在走線轉角處過于集中，在走線拐角處要用上四十五度角；
③應使走線盡量寬，以使單位體積的熱量盡可能地少。
前文所述保護結構已用在基于2PROM工藝的IC卡的制造中。保護結構中，NMOS的布置構造從漏孔到柵邊的總長度DS=6nm，NMOS的通道總長度L=2nm，場管的通道總長度L=3.2nm，為避免漏結管垂直于方向的擊穿鐵和鋁的尖釘，在漏孔內加了個n阱。用ESD設計的工業標準人體模型（HBM），可以通過KeyTekZap來檢驗保護系統的防護水平。
由于CMOS集成電路集成量的日益增加，對ESD的防護也有了越來越多的要求。對ESD防護電路的選擇也已成為集成電路設計中至關重要的內容。建設一種更高效的保護電路，是一個很有挑戰性的任務。它整合了器件物理、IC工程、布局布線、檢測等各領域的專業知識。而上面介紹的ESD防護單元也將被納入到該公司的112nm的單元數據庫中，為不同的客戶提供更有效的ESD防護。
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