余 菲，曹志強
（1. 深圳職業技術大學 電子與通信工程學院；
2. 深圳職業技術大學 集成電路學院，廣東 深圳 518055）
集成電路是由半導體材料制成的微型電子器件和互連線路，是信息技術的基礎，對于國家經濟發展和國防安全具有重要意義[1-2]。集成電路設計分為前端設計和后端設計兩個部分，需要用到EDA（electronic design automation，電子設計自動化）工具[3]。EDA 工具是集成電路設計的核心要素，能夠提高芯片設計效率和質量，降低芯片設計成本和風險[4]。
目前，全球EDA 市場由美國三家公司壟斷[5]，分別是Synopsys、Cadence 和Mentor Graphics，它們占據了90%以上的市場份額。國產EDA 軟件雖然在低端芯片設計領域有一定市場份額，但在高端芯片設計領域還難以與國際主流產品競爭[6]，主要原因是缺乏核心算法、缺乏工藝支持、缺乏生態建設等。因此，加快國產EDA 軟件的發展，突破關鍵技術瓶頸，提升自主可控能力，是我國集成電路產業發展的迫切需求[7]。
金光SPICE是一款由深圳職業技術大學設計并公開發布的國產自主可控的集成電路EDA 產品，能夠支持納米級先進工藝模型，實現晶體管級的高精度仿真，成本遠低于同類國際主流產品。SPICE（ Simulation Program with Integrated Circuit Emphasis）是一種用于模擬電子電路行為的通用仿真算法[8]，Synopsys、Cadence 和Mentor Graphics都分別推出了相應的SPICE EDA 軟件：HSPICE、Spectre 和TSPICE。開發和應用自主可控的EDA，深入研究相應的設計方法，有助于提升國產EDA軟件的應用水平和市場競爭力[9-10]，助力我國集成電路產業發展。
金光SPICE的基本原理是基于SPICE仿真程序的核心算法，即修正節點分析法（Modified Nodal Analysis，MNA）[11]，將電路中的所有元件和節點用線性方程組表示，然后利用數值方法求解方程組，得到電路中各個節點的電壓和電流。金光SPICE 還采用了多種優化技術，如多層次仿真、多線程并行計算、自適應步長控制等，提高了仿真的速度和精度。自主可控EDA 金光SPICE 技術相對于其他國際主流EDA 技術有以下特點：
（1）支持納米級先進工藝模型，如BSIM3、BSIM4、BSIM5[12]等，能夠實現晶體管級的高精度仿真。
（2）設計了非常易用的電路圖編輯器，快速地將電路圖及相關的仿真控制轉化為SPICE網表，并且完全兼容電路級仿真工具HSPICE 的模型語法及自定義語法。
（3）獨創了“仿真控制虛擬器件”，可以直接在屬性頁面添加仿真類型、溫度及精度控制等，并設置器件默認模型參數，方便使用者進行功能定性仿真。目前有4 種仿真類型，分別是瞬態仿真、靜態工作點仿真、AC 仿真、DC 掃描以及溫度仿真。
（4）IP 引入功能：金光SPICE 可以支持私人定制模塊，也就是IP（Intellectual Property）的引入。可以將設計好的定制模塊直接引入系統，無需二次制作，便捷地實現工程項目管理功能以及層次化調用功能。例如，如果有一個設計好的運算放大器模塊，可以將其保存為一個.asc 文件，然后在電路圖中添加一個Hierarchical Block 虛擬器件，最后在屬性頁面中指定該文件的路徑。
（5）X 器件功能：金光SPICE 還獨創了一些特殊的器件，如變壓器、自定義器件等，并可以在電路圖中添加一個X Symbol 虛擬器件，然后在屬性頁面中指定該子電路的名稱和SPICE代碼，實現自定義特殊器件。
（一）反相器鏈的電路設計與分析
反相器鏈是由多個反相器串聯組成的電路[12-13]，反相器鏈結構如圖1 所示。它可以實現信號的放大和反轉[14]。反相器的面積越大，驅動能力越強，但是也會增加其寄生電容，從而影響其延時。因此，在設計反相器鏈時，不能只考慮負載電容對最后一個反相器延時的影響，還要考慮輸入電容對前面各個反相器延時的影響。為了優化反相器鏈的性能和功耗，一種常用的方法是采用逐級遞增的尺寸比例，使得每個反相器的延時都接近于最小值。在確定尺寸比例時，需要綜合考慮各個反相器的電源電壓和反相器尺寸、工藝參數、噪聲容限等因素，以達到最佳的設計效果。
圖1 反相器鏈基本結構
假設現在要用反相器鏈來驅動20pF 電容負載，反相器數量最少，延時時間最小，輸入電容負載為0.1pF。根據以下公式得出一組數據如表1 所示。
表1 反相器級聯個數與延時時間的關系
當反相器連續4 個級聯時，每組等比放大3.76倍，延時最小時間為19.04ns。根據以上的參考數據，利用金光SPICE 設計了一個反相器鏈電路，如圖2所示。
圖2 級聯四組反相器鏈
在此電路中，輸入電容負載為0.1pF，輸出要驅動20pF 電容，四組反相器的溝道長度都為0.25u，每組反相器中后一級PMOS 管是前一級的PMOS 管的二倍W，使用的是TT 工藝角，每組反相器都等比放大3.8 倍左右，基于金光SPICE的仿真波形圖如圖3 所示。
圖3 反相器鏈仿真結果
從結果來看，電壓的轉換時間不是太理想，特別是輸出時高電平轉低電平比較慢，沒有達到預想的結果。調節MOSFET 的寬長比可以調整Req，以達到調整CMOS反相器的傳輸延時的效果。即：
λ 為溝長調制效應系數。此時電路的性能最佳，無論是傳輸延時間還是轉換時間都達到了預想值。最終把每組mos管的W/L比值改成了1:1；
后一級的反相器是前一級的3.8 倍，才得到最佳的結果，如圖4 所示。
圖4 調整之后的反相器鏈仿真結果
（二）施密特觸發器電路設計與分析
施密特觸發器[15]是一種常用的波形整形電路，它有兩個重要的特點：一是它有兩個不同的閾值電壓，可以防止噪聲干擾電路的正常工作；
二是它有正反饋作用，可以使輸出波形的邊沿變得很陡，提高信號的質量。
電源電壓VDD=5V，低轉換點電壓VSPL=2V、高轉換點電壓 VSPH=3V，閾值電壓值約為VTHN≈0.6V，VTHP≈0.7V，設計施密特觸發器并仿真出施密特觸發器傳輸特性，設計出的結果要滿足低轉換點電壓VSPL 在1.4-1.6 V 范圍內、高轉換點電壓VSPH 在3.4-3.6V 范圍內。
圖5 施密特觸發器電路圖
圖6 施密特觸發器特性仿真結果
最終測得低轉換點電壓VSPL不在1.4-1.6 V范圍內、高轉換點電壓VSPH 不在3.4-3.6 V 范圍內。
解決方案就是當M3 的寬長比增加時，等效電阻相應減小，輸入電壓就要增大；
當M6 的寬長比增加時，等效電阻相應的減小，輸入電壓就要減小；
總的來說M3 和M6 的寬長比越大，停滯效果越好。此時M3和M6 的寬長比為L=0.5u，W=5u。調整過后的仿真結果如圖7 所示。
圖7 調整過后的施密特觸發器特性仿真結果
根據上面已經設計好的電路，在輸出端加一個20pF 的電容負載。為了提高輸出信號的上升沿和下降沿的速度，以及減少輸出信號的延遲。上升和下降時間要減到最小。確保測量的上升和下降時間tr、tf 在大于6ns 小于10ns 范圍內。仿真結果如圖8 所示。
圖8 施密特觸發器時序仿真結果
從結果來看，電容放電和充電很緩慢，電壓上升升不到VDD，下降降不到GND；
為了改進結果，施密特觸發器驅動大負載電容時，需要增加六個MOS 管的寬長比，增加MOS 管的電流驅動能力，以及減少MOS 管的開關阻抗。調整后的結果如圖9 所示。
圖9 調整過后的施密特觸發器時序仿真結果
最佳設計尺寸為M1 和M5 的寬長比為L=0.25u，W=25u；
M4 和M2 的寬長是M1 的二倍；
M3 的寬長比為L=0.25u，W=36.2u；
M6 的寬長比為L=0.25u，W=32.9u。
當施密特觸發器驅動大負載電容時，意味著輸出端連接了一個很大的電容器，這會增加輸出端的寄生電容，從而影響輸出信號的上升沿和下降沿的速度，以及輸出信號的延遲。為了提高輸出信號的質量，需要增加六個MOS 管的寬長比，這樣可以帶來兩方面的好處：
（1）增加MOS 管的電流驅動能力。當MOS管導通時，它相當于一個電阻器，其阻值與寬長比成反比。因此，增加寬長比可以降低導通電阻，從而增加通過MOS 管的電流。這樣可以更快地給負載電容充放電，提高輸出信號的上升沿和下降沿的速度。
（2）減少MOS 管的開關阻抗。當MOS 管截止時，它相當于一個開關，其開關阻抗與寬長比成正比。因此，增加寬長比可以提高開關阻抗，從而減少漏電流。這樣可以更好地保持輸出信號的穩定性和準確性。
自主可控集成電路EDA 是我國信息技術自主可控領域的核心技術。金光SPICE 實現了集成電路SPICE工具的完整功能，具有高速、高精度、高效率、高可靠性、高兼容性等特點，能夠滿足不同類型、不同規模、不同工藝的集成電路設計需求，提供完善的電路圖編輯、仿真分析、優化驗證等功能。
金光SPICE 內部提供大量的教學資源、案例和模型，支持與其他EDA 工具的數據交換和互操作。本文利用金光SPICE 完成了反相器鏈和施密特觸發器的設計，比較了它們在驅動20pf 的電容時的性能差異。結果表明，施密特觸發器具有更好的抗噪聲能力和更快的響應速度，適合用于信號整形和緩沖等場合。反相器鏈則具有更低的功耗和更小的面積，適合用于信號反相和放大等場合。
上述研究證實，基于金光SPICE 的集成電路設計方法能夠有效地提高集成電路設計的質量和效率，降低設計的成本和風險，具有較強的實用價值和推廣意義。
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